下向雙路階梯及其工作原理

時(shí)間：2022-04-29 15:45:01 | 來源：行業(yè)動(dòng)態(tài)

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構(gòu)建3D NAND芯片帶來的一大挑戰(zhàn)，在于如何訪問結(jié)構(gòu)深處的存儲(chǔ)單元。Object Analysis的Jim Handy在2013年11月發(fā)表的文章中討論了這個(gè)將外圍邏輯（行解碼器）連接至位于bit陣列內(nèi)某層的全部控制門問題。

他寫道，我們可以將問題歸結(jié)為：我們無法從芯片一側(cè)的各層處直接連接至下層的CMOS電路。相反，我們必須創(chuàng)建一套露臺(tái)結(jié)構(gòu)以露出并連接每一層。這些連接將通過階梯狀圖案蝕刻至層內(nèi)，并通過下向通孔以實(shí)現(xiàn)各層間的互連。

所謂通孔，即垂直通孔，可通過蝕刻模具中的層以形成露臺(tái)或階梯結(jié)構(gòu)。此YouTube視頻描述了其復(fù)雜的實(shí)現(xiàn)過程。

階梯擁有特定的寬度與高度。層數(shù)越多、階數(shù)越多，芯片的厚度也就越大。因此，96層芯片的基板比48層芯片更寬，且高度亦為后者的約2倍。

Handy指出，三星公司的全新SSDP，或者說階梯式分割模式減少了光刻步驟，同時(shí)縮小了階梯所占用的芯片面積。

其基本結(jié)構(gòu)在于雙路階梯即可以在兩個(gè)方向上升或下降。

他給出的示意圖如下：



Handy表示，三星已經(jīng)減少了其64層NAND芯片的尺寸，同時(shí)降低了工藝復(fù)雜度與成本。這一切都將幫助該公司真正擺脫成本高昂的串疊制造方法。

這家韓國(guó)芯片制造商表示，其生產(chǎn)藝將擁有更好的原子層沉積效果，因此制造生產(chǎn)率將比64層芯片還高30%。其已經(jīng)成功將各個(gè)存儲(chǔ)單元的高度降低20%，同時(shí)防止單元之間產(chǎn)生串?dāng)_。

三星公司并沒有透露這款新芯片中的實(shí)際層數(shù)，只是表示會(huì)超過90層最終數(shù)字可能為96層或者接近96層。

這款V-NAND芯片為256 Gbit單棧設(shè)備，相比之下西部數(shù)據(jù)與東芝提供的96層芯片樣品則由兩塊48層組件堆疊而來（串疊）。美光公司目前同樣在開發(fā)96層芯片技術(shù)。

根據(jù)Wells Fargo分析師Aaron Rakers的說法，西部數(shù)據(jù)/東芝預(yù)計(jì)將在本季度正式進(jìn)行96層芯片的生產(chǎn)，美光則表示其96層芯片將在今年年底前出貨。東芝方面的原型256 Gbit TLC 96層芯片最早公布于2017年6月。

三星公司的芯片采用3D電荷捕獲閃存（簡(jiǎn)稱CTF）單元，內(nèi)置金字塔或階梯式邊緣結(jié)構(gòu)，且垂直通孔直徑為數(shù)百納米。這家半導(dǎo)體巨頭表示，其中將可容納超過850億個(gè)TLC（三級(jí)單元）閃存存儲(chǔ)單元。